1、高速信號:
通常我們定義，一個信號邊沿的上升時間如果小于等于4~6 倍的信號傳輸延時，則認為該信號是高速信號，對該信號的分析要引入傳輸線理論，而該信號的設計也要考慮信號完整性問題。如對于一個10MHz 的信號，假設其邊沿的上升時間為1ns，而常見的FR- 4 基材的PCB 的表層走線的傳輸速度為180ps/inch≈6mil/ps。可以推算，如果該信號從源端到宿端的走線長度超過了28000mil=1102毫米，28000mil=28inch,28inch傳輸延遲為180ps*28inch=5nS，大于上升時間1ns的5倍，所以必須作為高速信號對待了。
2、阻抗不匹配可能帶來的問題
阻抗不匹配可能引起很多信號質量問題，***常見的包括過沖、振蕩、臺階、回溝等。這些信號質量問題可能會給電路的可靠工作埋下隱患甚***導致系統**失效。
（1）過沖
過沖多是由于驅動太強或匹配不足而導致，過沖的幅度如果超過了芯片允許的**輸入電壓，則會對芯片造成損傷，導致器件壽命大大降低。
（2）振蕩
振蕩多是由于傳輸線上電感量太大或阻抗不匹配而引起多次反射造成的。如果振蕩的幅度太大同樣會對器件壽命造成損傷，同時，振蕩會使系統的EMC 性能劣化。另外，如果振蕩的幅度超過了信號的判決電平，則會造成錯誤判決。
（3）臺階
產生臺階的可能原因是匹配電阻過大，臺階如果出現在閾值電平附近可能會導致錯誤判決。
（4）回溝
產生回溝的原因可能是匹配電阻過大或串擾。回溝也會導致錯誤判決，而且，如果時鐘信號在閾值電平附近出現回溝，則可能導致時序電路兩次觸發。
3、阻抗匹配端接策略
（1）使負載阻抗與傳輸線阻抗匹配，即并行端接；
（2）使源阻抗與傳輸線阻抗匹配，即串行端接。
如果負載反射系數或源反射系數二者任一為零，反射將被消除.一般應采用并行端接,因其是在信號能量反射回源端之前在負載端消除反射,這樣可以減少噪聲、電磁干擾以及射頻干擾。但是串行端接比較簡單，應用也很廣泛。
并行端接
并行端接主要是在盡量靠近負載端的位置加上拉或下拉阻抗以實現終端的阻抗匹配，根據不同的應用環境，并行端接又可分為以下幾種類型：
① 簡單的并行端接
② 戴維寧（Thevenin）并行端接
③ 主動并行端接
④ 并行AC 端接
⑤ 二極管并行端接
串行端接
串行端接是通過在盡量靠近源端的位置串行插入一個電阻（典型阻值10Ω到75Ω）到傳輸線中來實現的。串行端接是匹配信號源的阻抗，所插入的串行電阻阻值加上驅動源的輸出阻抗應大于等于傳輸線阻抗（輕微過阻尼）。這種策略通過使源端反射系數為零從而抑制從負載反射回來的信號（負載端輸入高阻，不吸收能量）再從源端反射回負載端。
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