一般來說，當傳輸線很短時，傳輸延時在一定的范圍內，此時雖然仍然存在反射，但反射的波形在信號的上升沿之內，則從波形看，沒有大的影響，但究竟傳輸延時短到什么程度才算短呢？我們做一個實驗，還是通過spice仿真得到結果。圖1為仿真電路圖，該信號源端上升時間為1ns，幅度為1V，阻抗為10歐姆。
圖1 仿真電路圖
1、Td=40%Tr(Tr為上升時間，Td為傳輸延時)，開路終端波形。
圖2 Td=40%Tr，開路終端波形
2、Td=30%Tr(Tr為上升時間，Td為傳輸延時)，開路終端波形。
圖3 Td=30%Tr，開路終端波形
3、Td=20%Tr(Tr為上升時間，Td為傳輸延時)，開路終端波形。此時的過沖約為0.11V，為信號幅度的11%。
圖4 Td=20%Tr，開路終端波形
4、Td=10%Tr(Tr為上升時間，Td為傳輸延時)，開路終端波形。
圖5 Td=10%Tr，開路終端波
由仿真可知，信號的過沖和傳輸線的時延有關，《信號完整性分析》中描述說，“當傳輸線延時Td>信號上升時間的20%時，就要開始考慮由于導線沒有終端端接而產生的振鈴噪聲。當時延大于上升時間的20%時，振鈴會影響電路功能，，必須加以控制，否則這是造成信號完整性問題的隱患。吐過Td<20%信號的上升時間，振鈴噪聲可以忽略，傳輸線不需要終端匹配。”
所以，又出現了無敵的經驗法則：為了避免信號完整性問題，沒有端接的傳輸線的最大長度為，Len < Tr(Tr表示信號上升時間，Len的單位為in)。換算成mil就是乘個1000——是否進行阻抗匹配端接阻容依據。
很悲劇的是，在目前的高速電路中，信號的上升時間已經小于0.25ns，所以Len為0.25in（=6.35cm），一般來說，PCB上走線的距離很容易大于這個值，所以，必須對電路進行端接設計,同理1ns的上升時間，當線長超過1in=25.4cm時就需要加串聯電阻進行阻抗匹配。
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