一：前言
隨著PCB 系統(tǒng)的向著高密度和高速度的趨勢不斷的發(fā)展，電源的完整性問題，信號的完整性問題（SI），以及EMI，EMC 的問題越來越突出，嚴(yán)重的影響了系統(tǒng)的性能甚至功能的實(shí)現(xiàn)。所謂高速并沒有確切的定義，當(dāng)然并不單單指時鐘的速度，還包括數(shù)字系統(tǒng)上升沿及下降沿的跳變的速度，跳變的速度越快，上升和下降的時間越短，信號的高次諧波分量越豐富，當(dāng)然就越容易引起SI，EMC，EMI 的問題。本文根據(jù)以往的一些經(jīng)驗(yàn)在以下幾個方面對高速PCB 的設(shè)計提出一些看法，希望對各位同事能有所幫助。
1、電源在系統(tǒng)設(shè)計中的重要性
2、不同傳輸線路的設(shè)計規(guī)則
3、電磁干擾的產(chǎn)生以及避免措施
二：電源的完整性
1． 供電電壓的壓降問題。
隨著芯片工藝的提高，芯片的內(nèi)核電壓及IO 電壓越來越小，但功耗還是很大，所以電流有上升的趨勢。在內(nèi)核及電壓比較高，功耗不是很大的系統(tǒng)中，電壓壓降問題也許不是很突出，但如果內(nèi)核電壓比較小，功耗又比較大的情況下，電源路徑上的哪怕是0.1V的壓降都是不允許的，比如說ADI 公司的TS201 內(nèi)核電壓只有1.2V，內(nèi)核供電電流要2.68A，如果路徑上有0.1 歐姆的電阻，電壓將會有0.268V 的壓降，這么大的壓降會使芯片工作不正常。如何盡量減小路徑上的壓降呢？解決壓降幾種方法：
a：盡量保證電源路徑的暢通，減小路徑上的阻抗，包括熱焊盤的連接方式，應(yīng)該盡量的保持電流的暢通，如下圖1 和圖2 的比較，很明顯圖2 中選擇的熱焊盤要強(qiáng)于圖1。
b：盡量增加大電流層的銅厚，最好能鋪設(shè)兩層同一網(wǎng)絡(luò)的電源，以保證大電流能順利的流過，避免產(chǎn)生過大的壓降，關(guān)于電流大小和所流經(jīng)銅厚的關(guān)系可參考本站其他文章。
2． 同步開關(guān)噪聲的問題。
同步開關(guān)噪聲（Simultaneous Switch Noise，簡稱SSN）是指當(dāng)器件處于開關(guān)狀態(tài)，產(chǎn)生瞬間變化的電流（di/dt），在經(jīng)過回流途徑上存在的電感時，形成交流壓降，從而引起噪聲，所以也稱為Δi 噪聲。開關(guān)速度越快，瞬間電流變化越顯著，電流回路上的電感越大，則產(chǎn)生的SSN 越嚴(yán)重。基本公式為：
VSSN=N·LLoop·(dI/dt) 公式1。
其中I 指單個開關(guān)輸出的電流，N 是同時開關(guān)的驅(qū)動端數(shù)目，LLoop為整個回流路徑上的電感，而VSSN就是同步開關(guān)噪聲的大小。
如果是由于封裝電感而引起地平面的波動，造成芯片地和系統(tǒng)地不一致，芯片的地被抬高這種現(xiàn)象我們稱為地彈（Groundbounce）。同樣，如果是由于封裝電感引起的芯片和系統(tǒng)電源被降低，就稱為電源反彈（PowerBounce）。如果芯片內(nèi)部多個驅(qū)動同時開關(guān)時，會造成很大的芯片電源電壓的壓降和地平面的抬高，從而造成芯片的驅(qū)動能力的降低，電路速度會減慢。由公式1 可知減小回路電感可以減小VSSN，其中回路電感包括芯片管腳的寄生電感，芯片內(nèi)部電源和芯片內(nèi)部地的電感，系統(tǒng)的電源和地的電感，以及信號線自身的電感，這四部分組成。所以減小VSSN 的辦法主要有以下幾種方式。
a : 降低芯片內(nèi)部驅(qū)動器的開關(guān)速率和同時開關(guān)的數(shù)目，以減小di/dt，不過這種方式不現(xiàn)實(shí)，因?yàn)殡娐吩O(shè)計的方向就是更快，更密。
b : 降低系統(tǒng)供給電源的電感，高速電路設(shè)計中要求使用單獨(dú)的電源層，并讓電源層和地平面盡量接近。
c :降低芯片封裝中的電源和地管腳的電感，比如增加電源/地的管腳數(shù)目，減短引線長度，盡可能采用大面積鋪銅。
d :增加電源和地的互相耦合電感也可以減小回路總的電感，因此要讓電源和地的管腳成對分布，并盡量靠近。
3. 地的分割原則
任何一根信號線中的電流都要通過和它臨近的地平面來回到它的驅(qū)動端，所以我們進(jìn)行地的分割的時候要避免避免割斷高速信號的回留路徑，如下圖3 所示：
（圖3）
上面的信號回路的電流不得不繞過分割槽，這樣會產(chǎn)生很多相關(guān)的EMI 問題，以及會給信號線的阻抗匹配產(chǎn)生影響。
三：不同傳輸線路的設(shè)計規(guī)則
根據(jù)信號線所處印制版中的層疊位置可以將信號線分為微帶線和帶狀線，其中微帶線是指在PCB 的表層所走的線，有一層介質(zhì)和它相臨，信號傳輸速度較帶狀線要快，帶狀線在PCB 的內(nèi)層，有兩層介質(zhì)相臨，信號傳輸速度比微帶線要慢，但是EMI，EMC 以及串?dāng)_等性能要好的多，所以建議高速信號都走成帶狀線。
根據(jù)信號控制。下面分別對影響單端線和差分線性能的因素進(jìn)行一下分析。
1． 單端線反射的形成以及消除辦法
我們知道如果源端的阻抗和終端的阻抗相匹配那么信號的功率將會是最大，如果終端和源端阻抗不匹配則將會引起信號的反射，部分信號還會輻射出去造成EMI 問題。
（圖4）
那么什么時候反射不用考慮，什么時候不得不考慮呢？如圖4所示，假設(shè)信號從源端由高電平變?yōu)榈碗娖絺鬏敵鋈ィ盘杺鬏斞訒r為Tp，（有的文檔將沿跳變時間<=四分之一Tp 做為把信號線看成微波中傳輸線的條件）如果2Tp 小于信號沿的跳邊時間的話，反射因素就不用考慮，因?yàn)椴粫绊戨娖降呐袛啵粫寡氐奶儾灰?guī)則。相反的如果2Tp 大于信號沿跳變的時間，那么反射會在發(fā)射端形成振鈴現(xiàn)象，會影響到電平的判斷，所以要考慮影響。（可參見本站文章：“信號的上升時間和傳輸延時”）信號線在介質(zhì)中的傳輸速度為：
公式2 為信號線為帶狀線時的傳輸公式。當(dāng)信號線為微帶線時，傳輸?shù)慕殡姵?shù)的計算公式為：
如果信號線過長則反射因素就不得不考慮。反射的解決的辦法可以在線上串一個小歐姆阻值的電阻，還可以并一個小容值的電容，不過這種方法不太現(xiàn)實(shí)。
2． 影響信號間串?dāng)_的因素及解決辦法。
串?dāng)_是信號傳輸中常見的問題，串?dāng)_是由電磁耦合引起的，耦合分為容性耦合和感性耦合兩種。有些說法只要控制間距是線寬的3 倍就可以了，也就是常說的3W 原則，這種說法只是說間距越大越好，但還是不夠全面。
（圖7）
由圖7 可知除了和線間距D 有關(guān)，還和走線層和參考平面的高度H有關(guān)。D 越大越好，H 越小越好。隨著PCB 的密度越來越高，有時候不能滿足3W 原則，這就要根據(jù)系統(tǒng)的實(shí)際情況，看多大的串?dāng)_能夠忍受，另外由于工藝的原因H 也不能太小，一般都不要小于5mil；串?dāng)_解決辦法：增加線間距，縮小信號與參考平面距離。
減小感性耦合的關(guān)鍵是減小騷擾源和敏感對象之間的互電感。從磁場強(qiáng)度的角度來說，主要是降低敏感對象周圍空間的磁感應(yīng)強(qiáng)度。一般而言，抑制感性耦合要比抑制容性耦合困難。實(shí)際中應(yīng)用的主要方法和措施有：
①增加騷擾源和敏感對象之間的距離。
②調(diào)整騷擾源和敏感對象的方位，如在電子電路中，通過調(diào)整電源變壓器和輸出變壓器的鐵芯方位使其相互垂直，從而減小電源變壓器對輸出變壓器的磁場耦合。
③采用磁屏蔽措施，在騷擾源和敏感對象之間插入高導(dǎo)磁材料、如將電纜放入鐵管中，利用鐵管的高導(dǎo)磁特性屏蔽騷擾源磁場對電纜的影響。
④采用電磁屏蔽措施，在騷擾源和敏感對象之間插入導(dǎo)電材料，利用外部變化磁場在導(dǎo)電材料中感生的渦流場所產(chǎn)生的反向磁場來抑制在敏感對象周圍空間產(chǎn)生的合成磁場。
⑤
減小騷擾源和敏感對象回路的有效面積，進(jìn)而減小互電感。
減小容性耦合的關(guān)鍵是減小騷擾源和敏感對象之間的互電容。從電場強(qiáng)度的角度來說，主要是降低敏感對象周圍空間的電場強(qiáng)度。應(yīng)用的主要方法和措施有：
①增加騷擾源和敏感對象之間的距離；
②采用靜電屏蔽措施，在騷擾源和敏感對象之間插入導(dǎo)電材料。在實(shí)際中，針對不同情況采用的靜電屏蔽措施也不相同。主要有：
①盡可能地使用屏蔽電纜或?qū)⑽醇悠帘蔚碾娎|放到金屬管或金屬槽中；
②將敏感對象放到金屬屏蔽盒或屏蔽室內(nèi)；
③將敏感對象放到經(jīng)過金屬鍍膜的塑料屏蔽盒內(nèi)；
④對于傳輸線，可以在產(chǎn)生騷擾的傳輸線和敏感傳輸線之間鋪設(shè)單端或雙端接地的金屬屏蔽線。
3． 差分線阻抗匹配和走線應(yīng)注意事項(xiàng)
現(xiàn)今LVDS 走線越來越流行，主要原因是因?yàn)樗遣捎靡粚€對一個信號進(jìn)行傳輸，其中一根上傳輸正信號，另一根上傳輸相反的電平，在接收端相減，這樣可以把走線上的共模噪聲消除。另外就是因?yàn)樗牡凸模琇VDS 一般都采用電流驅(qū)動，電壓幅度才350mvpp。 當(dāng)然它也有缺點(diǎn)就是需要2 倍寬度的走線數(shù)來傳輸數(shù)據(jù)。
差分線一般傳輸信號的速度都比較快，所以要進(jìn)行嚴(yán)格的阻抗控制，一般都控制在100 歐姆。下圖10 為一個差分傳輸模型，其中Z11和Z22 分別為兩跟信號線的特性阻抗，K 為另外一跟線對自己的耦合系數(shù)。I 為線上的電流。
圖10
1 線上任意一點(diǎn)的電壓為V1=Z11*i1+Z11*i1*K， 2 線上任意一點(diǎn)的電壓為 V2=Z22*i2+Z22*i2*K 因?yàn)閆11=Z22=Z0，i1=-i2,所以V1 和V2 大小相等方向相反。所以差分阻抗為
Zdiff=2*Z0*（1-K） 公式4
由公式4 可知差分阻抗不僅和單跟線的特性阻抗Z0 有關(guān)，還和耦合系數(shù)K 有關(guān)，所以調(diào)整線寬，間距，介電常數(shù)，電介質(zhì)厚度，都會影響到差分阻抗。
另外差分線大多應(yīng)用在源同步時鐘系統(tǒng)當(dāng)中，這就要求數(shù)據(jù)線和時鐘線的長度要匹配，類外由差分線自身的特性要求一對之間的兩跟線要匹配。下圖11 為等長的理想的差分線在接收端的情形。可以看到兩跟線完全等延時，再相減之后不會出現(xiàn)誤碼。而圖12 為其中一跟線的延時比另一跟要長的情形，這樣再相減誤碼很容易產(chǎn)生。
由于布線工具和器件本身以及工藝的原因很難做到每一對線和對與對之間的線都匹配，至于相差多少合適，并沒有嚴(yán)格的公式，即使有也要具體情況具體分析，不可能都使用。根據(jù)以往的調(diào)試經(jīng)驗(yàn)當(dāng)信號工作在500MHZ~~800MHZ 之間時，對內(nèi)相差80mil，對間和時鐘相差+-250mil，不會出現(xiàn)問題。（僅做參考）。
四：電磁干擾的產(chǎn)生及避免措施
EMI 即電磁輻射是很常見的問題，主要減少電磁輻射的辦法有以下幾種方法：
a ：屏蔽。在比較敏感或高速的信號周圍用地平面進(jìn)行屏蔽，每格1000mil 打一個地孔。
b ：避免或減小信號的環(huán)路面積。由電磁場理論可知變化的電場產(chǎn)生變化的磁場，當(dāng)開關(guān)頻率很高的時候，會由環(huán)路向外輻射電磁能量，也容易接收外面的磁場，就象是一個天線，所以應(yīng)該盡量避免。
c ：做好電源的濾波。濾波的器件主要包括磁珠和電容。磁珠類似帶通濾波器，可以抑制高頻，選擇不同容值的電容可以針對不同頻率的濾波起到旁路作用。
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