摘要：本文分析討論了高速PCB板上由于高頻信號(hào)的干擾和走線寬度的減小而產(chǎn)生的電源噪聲和 壓降，并提出了高速PCB的電源模型，采用電源總線網(wǎng)絡(luò)布線，選取合適的濾波電容，模擬數(shù)字地 分開等幾個(gè)簡(jiǎn)單有效的方法來解決高速PCB板的噪聲和壓降問題。
0 引言
隨著集成電路工藝和集成度的不斷提高，集成電路的工作電壓越來越低，速度越來越快。進(jìn)入新世紀(jì)后，CPU和網(wǎng)絡(luò)都邁入了GHZ的時(shí)代，這對(duì)于PCB板的設(shè)計(jì)提出了更高的要求。本文正是基于這種背景下，對(duì)高速PCB設(shè)計(jì)中最重要的環(huán)節(jié)之一——電源的合理布局布線進(jìn)行分析和探討。
1 電源模型分析
通常，在進(jìn)行理論上的分析和計(jì)算時(shí)，都是把電源進(jìn)行理想化，即電源無內(nèi)阻，也無寄生阻抗。如果用一個(gè)3.3V的電壓源對(duì)PCB上的元件供電，那么無論距離電源的遠(yuǎn)近，各個(gè)元件都應(yīng)工作在3.3V，且沒有噪聲。然而在實(shí)際的設(shè)計(jì)工作中，由于PCB上的Ic和輸入輸出的信號(hào)都工作在高頻下，電場(chǎng)和磁場(chǎng)的相互轉(zhuǎn)化，必不可免的給電源引入了噪聲，如圖1、圖2所示。同時(shí)由于PCB板上的走線非常的細(xì)，又產(chǎn)生了由于線路阻抗引起的壓降，使遠(yuǎn)離電壓源的器件工作電壓小于電源電壓。因而高速PCB的電源布線存在兩個(gè)關(guān)鍵的問題：電源噪聲和壓降。
2 電源線的合理布局
設(shè)計(jì)高速PCB板的關(guān)鍵之一就是要盡可能的減小由于線路阻抗引起的壓降和高頻電磁場(chǎng)轉(zhuǎn)換而引入的各種噪聲。通常用兩種方法來解決上述問題。一是電源總線技術(shù)(POWER BUS)，另一種方法就是采用一個(gè)單獨(dú)的電源層進(jìn)行供電。后者在很大程度上緩解了壓降和噪聲的問題，但考慮到多層PCB的工藝復(fù)雜，昂貴的費(fèi)用和較長(zhǎng)的制作周期，一般設(shè)計(jì)者們更喜歡采用前者，因而有必要對(duì)電源總線的合理布線進(jìn)行分析討論。
如圖3所示，采用了電源總線技術(shù)，各個(gè)元器件懸掛在電源總線上，所以又稱之為懸掛式總線，電源總線的寬度通常比普通的信號(hào)線要寬，采用總線技術(shù)后，雖然可以減小壓降和和噪聲的問題，但它們?nèi)匀淮嬖诘摹?/div>
首先來看壓降問題，假設(shè)電源電壓為3.3V，0A，AB，BC，CD，BE，AF各段導(dǎo)線的電阻為0.05Ω，PCB板上的每個(gè)元器件的扇出或吸入電流為200ma，并作兩個(gè)理想假定：
1．不考慮由于A，B，C處電源線地突然拐角而產(chǎn)生的電壓電流突變；
2．不考慮邊界元件(1，4，9，12)由于電磁場(chǎng)地相互轉(zhuǎn)換而引起的邊界效應(yīng)。
則導(dǎo)線OA中的電流為2.6A，導(dǎo)線．AB中的電流為1.6A，導(dǎo)線BC和CD中的電流為0.8A，最后元件9上的電壓為：
3.3-2.6×0.05-1.6×0.05-0.8×0.05=3.01V
由于線路的阻抗產(chǎn)生了0.29V的壓降，偏差幾乎達(dá)到10％，這對(duì)于一個(gè)3.3V的電壓來說已經(jīng)是相當(dāng)大了，而且隨著IC朝低電壓方向的發(fā)展，已經(jīng)有很多工作在2.5V乃至更低的Ic，因此這樣大的壓降將是非常致命的。同時(shí)，在這種電源總線下，噪聲也是一個(gè)很大的問題，如圖3，每個(gè)器件產(chǎn)生的噪聲都將通過電源耦合到元件13中，這也就是說器件13疊加了13個(gè)元件的噪聲，這將很容易引起器件13不能正常工作。由于這兩個(gè)問題依然存在，因此對(duì)電源總線技術(shù)進(jìn)行了改進(jìn)，如圖4所示，它被稱為電源總線網(wǎng)絡(luò)法，即讓電源總線相互交叉，而把對(duì)噪聲和壓降敏感的元件放在電源線網(wǎng)絡(luò)的交叉點(diǎn)上，使得每一個(gè)元件同時(shí)屬于幾個(gè)不同的回路，如圖4中的元件6，7就分別屬于四個(gè)不同的小回路。由于電流可以從網(wǎng)絡(luò)中的任何一條總線上進(jìn)來或出去，而且每一個(gè)網(wǎng)孔構(gòu)成了一個(gè)回路，這就不僅可以使網(wǎng)絡(luò)中每條總線上的電流趨于均衡，不會(huì)出現(xiàn)懸掛式總線上的各段總線電流大小不一致的問題，因此就可以減小由于線路阻抗引起的壓降問題。元件的電流由各網(wǎng)孔417/分擔(dān)，每個(gè)網(wǎng)孔的電流為400mA。對(duì)于元件5，元件9和元件1的電壓都比它高，因而電流從元件1和9流向5，從5流出到6。在最壞情況下即元件9和1的電流全部從一端流出進(jìn)入元件5，則元件5上的電壓為3.3-0.4×0.05=3.28V(仍假定各段導(dǎo)線電阻為0.05Ω)，要比懸掛式總線高了許多。懸掛式電源總線和改進(jìn)型電源總線中元件1，5，9元件的電壓數(shù)據(jù)分別如表1和表2所示：
同時(shí)對(duì)于各個(gè)元件產(chǎn)生的噪聲來說：由于干擾是高頻信號(hào)，因而每個(gè)回路可以看成一個(gè)單匝線圈。根據(jù)法拉第電磁感應(yīng)定律ξ=dφ/dt，由于每個(gè)回路中的電流方向不一樣，因而產(chǎn)生的變化磁場(chǎng)(大小為穿過每個(gè)網(wǎng)孔的磁通φ)的方向也就不一致，因而感應(yīng)的電動(dòng)勢(shì)的方向也就不一致，這樣就可以起到相互抵消的作用，減小了由于噪聲干擾產(chǎn)生的尖鋒電壓或電流，保護(hù)了元件的正常工作。同時(shí)由于電源總線網(wǎng)絡(luò)是雜亂無章的，因而每個(gè)元器件產(chǎn)生的噪聲通過電壓平均的耦合到其它各個(gè)元器件上去，最終減小了遠(yuǎn)端器件的壓降和近端器件的噪聲問題(相對(duì)電源而言)。改進(jìn)的電源網(wǎng)絡(luò)總線技術(shù)不僅對(duì)宏觀的PCB十分有效，對(duì)微觀的大規(guī)模集成電路中的電源的布線也具有一定的參考價(jià)值。
3 濾波電容的選取與放置
雖然采用了改進(jìn)的電源總線技術(shù)后可以在很大程度上減小噪聲的問題，但它總是存在的，這就必然要求引入電容器進(jìn)行濾波。電容器的種類有很多，由于制造的材料和工藝的不同，各種電容器的濾波性能不盡相同。同時(shí)在高頻下，電容本身也會(huì)產(chǎn)生寄生的阻抗。如圖5，圖6所示。因而在高頻下，電容本身成了一個(gè)諧振電路，諧振頻率：fr=1/(2π√LC)。由于寄生阻抗的存在，當(dāng)電容器的工作頻率f>fr時(shí)電容呈現(xiàn)感性，f<fr時(shí)，電容呈現(xiàn)容性，如圖7所示。因而在選擇濾波電容是要特別小心，要盡量使電容工作在容性狀態(tài)，如果電容選取不當(dāng)，使電容工作在感性狀態(tài)，那么也就失去了濾波的作用。因此一定要選取電容值(C)大，串聯(lián)電阻(R)和串聯(lián)電感(L)小的電容器。由于制造材料的不同，各種電容的參數(shù)也不同，一般來說，電解電容和膽電容對(duì)低頻噪聲的濾波效果比較好，瓷片電容，獨(dú)石電容等對(duì)高頻噪聲的濾波效果比較好。在實(shí)際的PCB板的設(shè)計(jì)中，濾波常分為兩個(gè)部分，電源濾波和器件的濾波。對(duì)于電源，由于整個(gè)PCB板上的噪聲都加到了它的上面，其中不僅包含了低頻噪聲，也包含了大量的高頻噪聲。為了有效的濾除這些噪聲，通常是采用一個(gè)大電容(典型為>uF的電解電容或膽電容)和一個(gè)小電容(典型為uF)并聯(lián)來進(jìn)行濾波，這樣可以極大的提高濾除的噪聲范圍，如圖8所示。對(duì)于器件濾波，隨著集成電路工藝的進(jìn)步，IC自己本身能較好的抑制低頻噪聲，而對(duì)高頻噪聲比較敏感，所以一般采用小電容(典型為pF)來進(jìn)行電源濾波。
4 數(shù)字地和模擬地
隨著Ic集成度的提高，現(xiàn)在的IC一般都有好幾對(duì)電源和地，其中就有模擬地和電源地。地線實(shí)際上也是一條信號(hào)線，但它的特殊性在于它是電路的公共端，通常是指零電位點(diǎn)。但由于使用的導(dǎo)線和敷銅連線在高頻下都有寄生的電感，電容的存在，將當(dāng)其用作地線時(shí)，導(dǎo)線本身的阻抗也會(huì)是電容產(chǎn)生公共耦合，從而使模擬地和數(shù)字地相互干擾。由于數(shù)字信號(hào)的0，1有一定的容差范圍，如0.7v以下為0，2.4V以上為1，所以數(shù)字信號(hào)上有幾百毫伏的噪聲一般是不會(huì)影響信號(hào)的正常判斷的。而模擬信號(hào)對(duì)噪聲十分敏感，如果一個(gè)幅度為2V的正弦信號(hào)上疊加了一個(gè)幾百毫伏的噪聲，再經(jīng)過多級(jí)放大器放大后，那么很有可能引起信號(hào)門限電平的誤判而使這個(gè)電路工作在錯(cuò)誤的狀態(tài)之下。所以從理論上來說要將數(shù)字地和模擬地分開，以降低電源對(duì)噪聲的耦合作用。在實(shí)際的設(shè)計(jì)中，通常把電源通過兩個(gè)uH的電感引出分別作為模擬電壓和數(shù)字電壓，同時(shí)在電源的地端用一個(gè)零歐姆的電阻分別引出作為模擬地和數(shù)字地。
5結(jié)束語
在對(duì)高速PCB上的電源存在的兩個(gè)問題——壓降和噪聲的產(chǎn)生原因進(jìn)行了分析，并就如何在高速PCB的實(shí)際設(shè)計(jì)中有效地解決這兩個(gè)問題提出了一些方法，在實(shí)際的設(shè)計(jì)工作中當(dāng)然還有其它的解決方法，不一一例舉?？傊?，在設(shè)計(jì)高速PCB板時(shí)，對(duì)電源布局布線的處理應(yīng)盡量遵循下面一些規(guī)則：
1.有條件的情況下，盡量采用單獨(dú)的電源層和地層進(jìn)行供電。采用電源網(wǎng)絡(luò)總線時(shí)，網(wǎng)孔越多越好，形成許多嵌套的網(wǎng)孔，同時(shí)總線要盡量的寬，以達(dá)到均衡電流，降低噪聲的目的；
2.電源的走線不能中間細(xì)兩頭粗，以免在上面產(chǎn)生過大的壓降。走線不能突然拐彎，拐彎要采用大于90°的鈍角，最好采用圓弧形走線，電源的過孔要比普通的人一些。有條件的話，在過孔處加濾波電容；
3.對(duì)于那些特別容易產(chǎn)生噪聲的部分用地線包圍起來，以免產(chǎn)生的噪聲耦合入電壓。
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