一、定義和區別
旁路（bypass）電容：是把輸入信號中的高頻成分作為濾除對象；
去耦（decoupling）電容：也稱退耦電容，是把輸出信號的干擾作為濾除對象。
旁路：是指給信號中的某些有害部分提供一條低阻抗的通路。電源中高頻干擾是典型的無用成分，需要將其在進入目標芯片之前提前干掉
退耦（Decouple）：當芯片內部進行開關動作或輸出發生變化時，需要瞬時從電源線上抽取較大電流，該瞬時的大電流可能導致電源線上電壓的降低，從而引起對自身和其他器件的干擾。為了減少這種干擾，需要在芯片附近設置一個儲電的“小水池”以提供這種瞬時的大電流能力。
去耦電容和旁路電容都是起到抗干擾的作用，電容所處的位置不同，稱呼就不一樣了。
高頻旁路電容一般比較小，根據諧振頻率一般是0.1u，0.01u等，而去耦合電容一般比較大，是10u或者更大。
二、作用
去耦電容主要有2個作用：（1）去除高頻信號干擾；（2）蓄能作用；（而實際上，芯片附近的電容還有蓄能的作用，這是第二位）
高頻器件在工作的時候，其電流是不連續的，而且頻率很高，而器件VCC到總電源有一段距離，即便距離不長，在頻率很高的情況下，阻抗Z=i*wL+R，線路的電感影響也會非常大，會導致器件在需要電流的時候，不能被及時供給。而去耦電容可以彌補此不足。這也是為什么很多電路板在高頻器件VCC管腳處放置小電容的原因之一（在vcc引腳上通常并聯一個去耦電容，這樣交流分量就從這個電容接地。）
所謂的耦合：是在前后級間傳遞信號而不互相影響各級靜態工作點的元件 有源器件在開關時產生的高頻開關噪聲將沿著電源線傳播。去耦電容的主要功能就是提供一個局部的直流電源給有源器件，以減少開關噪聲在板上的傳播和將噪聲引導到地。 從電路來說，總是存在驅動的源和被驅動的負載。如果負載電容比較大，驅動電路要把電容充電、放電，才能完成信號的跳變，在上升沿比較陡峭的時候，電流比較大，這樣驅動的電流就會吸收很大的電源電流，由于電路中的電感，電阻（特別是芯片管腳上的電感，會產生反彈），這種電流相對于正常情況來說實際上就是一種噪聲，會影響前級的正常工作。這就是耦合。 去耦電容就是起到一個電池的作用，滿足驅動電路電流的變化，避免相互間的耦合干擾。
三、去耦電容的頻率——為什么用的是0.1uf 大小的電容，這個值有沒有要求？
有源器件在開關時產生的高頻開關噪聲將沿著電源線傳播。去耦電容的主要功能就是提供一個局部的直流電源給有源器件，以減少開關噪聲在板上的傳播和將噪聲引導到地。
去耦電容在集成電路電源和地之間有兩個作用：一方面是本集成電路的蓄能電容，另一方面旁路掉該器件的高頻噪聲。數字電路中典型的去耦電容值是0.1μF。這個電容的分布電感的典型值是5nH。0.1μF的去耦電容有5nH的分布電感，它的并行共振頻率大約在7MHz左右，也就是說，對于10MHz以下的噪聲有較好的去耦效果，對40MHz以上的噪聲幾乎不起作用。1nF、10nF的電容，并行共振頻率在20MHz以上（注意網上都是1uF、10uF共振頻率為2M或20兆——誤人子弟，本文在此更正?。コ哳l噪聲的效果要好一些。每10片左右集成電路要加一片充放電電容，或1個蓄能電容，可選10μF左右。最好不用電解電容，電解電容是兩層薄膜卷起來的，這種卷起來的結構在高頻時表現為電感。要使用鉭電容或聚碳酸酯電容。去耦電容的選用并不嚴格，其電容值可按C=1/F來計算，即10MHz取0.1μF，100MHz取0.01μF。
關于電容諧振頻率網上都是結論，下面給出諧振頻率的推算：
f=1/(2*pi*sqrt(LC))=1/（(2*3.14*sqrt(LC)=0.159/sqrt(LC)，因為電容的分布電感5nH，故簡化為：
f=1/(2*pi*sqrt(LC))=0.159/sqrt(5*10-9*C)=0.022487/(sqrt(C)*10-4)
當C=0.1uF：f=0.022487/sqrt(0.1*10-6)*10-4)=0.022487/0.03162*10-3=2.2487/(3.162*10-7)=0.7116/10-7=7.116MHz
當C=1nF：f=0.022487/sqrt(1*10-9)*10-4)=0.022487/(sqrt(10-2)*sqrt(0.1*10-6)*10-4)=10*7.116MHz
由上：電容由0.1uf到1nf減小100倍，通過諧振公式f=1/(2*pi*sqrt(LC))可得出，諧振頻率變為原理的10倍，當C由0.1uF變為10nF減小10倍時，諧振頻率變為原來的3倍21MHz，即：當電容的分布電感為5nH時：1uF諧振頻率7MHz，10nF諧振頻率為21MHz，1nF諧振頻率為71MHz！
簡單總結——去耦電容和旁路電容都是起到抗干擾的作用。對于同一電路來說，旁路電容是把輸入信號中的高頻噪聲作為濾除對象，把前級攜帶的高頻雜波濾除，而去耦電容也稱退耦電容，是把輸出信號的干擾作為濾除對象。去耦電容用在放大電路中不需要交流的地方，用來消除自激，使放大器穩定工作。
為什么IC需要自己的去耦電容？為了保證高頻輸入和輸出。
每個集成電路(IC)都必須使用電容將各電源引腳連接到器件上的地，原因有二：防止噪聲影響其本身的性能，以及防止它傳輸噪聲而影響其它電路的性能。
電力線就像天線一樣，可能會拾取其它地方的高頻(HF)噪聲，然后通過電場、磁場、電磁場和直接傳導等方式耦合到系統中。電源端的高頻噪聲會影響許多電路的性能，因此，必須將IC電源上存在的任何高頻噪聲短接到地。為實現將高頻噪聲短接，我們不能使用導體，因為它會造成直流短路，燒毀保險絲，但可以使用電容(通常為1nF至100nF)，它不僅能隔直，而且能實現高頻噪聲的短路連接。
1cm導線或PC走線具有大約8nH的電感(5Ω、100MHz時)，很難形成短路所以用作高頻短路的電容必須具有較短的引線和PCB走線，因此，各電源電容必須非?？拷ヱ畹腎C的兩個引腳。選擇內部電感較低的電容也很重要，通常使用陶瓷電容。
許多IC中的電路會在電源端產生高頻噪聲，這種噪聲也必須通過跨接在電源上的電容進行短路，以免破壞系統的其它部分。同樣，引線和PC走線的長度至關重要：一方面，長引線會充當電感，使短路不夠理想；另一方面，長導體會充當天線，通過電場、磁場和電磁場等方式將高頻噪聲傳輸到系統的其它部分。
因此，每個IC的每個電源引腳都應通過電感非常低的電容連接到IC的地引腳，地引腳可能有多個，必須利用較寬的低電感PC走線將所有地引腳接合在一起，使之成為單個低阻抗等電位星型接地點，這一點非常重要。
四、PCB板中去耦電容的分類
去耦電容在補償集成片或電路板工作電壓跌落時能起到儲能作用。它可以分成整體的、局部的和板間的三種。整體去耦電容又稱旁路電容，它工作于低頻（<1MHz）范圍狀態，為整個電路板提供一個電流源，補償電路板工作時產生的ΔI噪聲電流，保證工作電源電壓的穩定，電路板整體去耦電容的大小最好是PCB上所有負載電容和的50~100倍，應放置在緊靠PCB外接電源線和地線的地方，印制線密度很高的地方。這不僅不會減小低頻去耦，而且還會為PCB上布置關鍵性的印制線提供空間。
1、局部去耦電容有作用：
第一，出于功能上的考慮：通過電容的充放電使集成片得到的供電電壓比較平穩，不會由于電壓的暫時跌落導致集成片功能受到影響；
第二，出于EMC考慮：為集成片的瞬變電流提供就近的高頻通道，使電流不至于通過環路面積較大的供電線路，從而大大減小向外的輻射噪聲。同時由于各集成片擁有自己的高頻通道，相互之間沒有公共阻抗，抑止了其阻抗耦合。局部去耦電容安裝在每個集成片的電源端子和接地端子之間，并盡量靠近集成片。
2、板間去耦電容：
板間去耦電容是指電源層和接地層之間的電容，它是高頻率時去耦電流的主要來源，板間電容可以通過增加電源層和接地層間面積來增大。在PCB中，一些接地面可以布到了電源層，移去這些接地面，用電源隔離區代之，可以增加板間電容。
在直流電源回路中，負載的變化會引起電源噪聲。例如在數字電路中，當電路從一個狀態轉換為另一種狀態時，就會在電源線上產生一個很大的尖峰電流，形成瞬變的噪聲電壓。配置去耦電容可以抑制因負載變化而產生的噪聲，是印制電路板的可靠性設計的一種常規做法，好的高頻去耦電容可以去除高到1GHz的高頻成分。陶瓷片電容或多層陶瓷電容的高頻特性較好。設計印制線路板時，每個集成電路的電源、地之間都要加一個去耦電容。去耦電容有兩個作用：一方面是本集成電路的蓄能電容，提供和吸收該集成電路開門關門瞬間的充放電能；另一方面旁路掉該器件的高頻噪聲。
3、去耦電容的配置原則如下：
1、電源分配濾波電容
電源輸入端跨接一個10μF~100μF的電解電容器，如果印制電路板的位置允許，采用以上的電解電容器的抗干擾效果會更好。1nF,10nF電容，并行共振頻率在20MHz以上，去除高頻率噪聲的效果要好一些。在電源進入印制板的地方和一個1nF或10nF的去高頻電容往往是有利的，即使是用電池供電的系統也需要這種電容。
2、芯片配置去耦電容
為每個集成電路芯片配置一個0.01μF的陶瓷電容器。數字電路中典型的去耦電容為0.1μF的去耦電容有5nH分布電感，它的并行共振頻率在7MHz左右，也就是說對于10MHz以下的噪聲有較好的去耦作用，對40MHz以上的噪聲幾乎不起作用。如遇到印制電路板空間小而裝不下時，可每4~10個芯片配置一個1nF~10nF鉭電解電容器，這種器件的高頻阻抗特別小，在500kHz~20MHz范圍內阻抗小于1μF~10μF而且漏電流很小（0.5μA以下）。去耦電容值的選取并不嚴格，可按C=1/f計算，即10MHz取0.1μF。對微控制器構成的系統，取0.1μF~0.01μF之間都可以。
3、必要時加蓄放電容
每10片左右的集成電路要加一片充放電電容，或稱為蓄放電容，電容大小可選10μF。通常使用的大電容為電解電容，但是在濾波頻率比較高時，最好不用電解電容，電解電容是兩層薄膜卷起來的，這種卷起來的結構在高頻時表現為電感，最好使用鉭電容或聚碳酸酯電容。
良好與糟糕 PCB 板面布局的對比
除了使用去耦電容器外，還要在去耦電容器、電源和接地端之間采取較短的低阻抗連接。 將良好的去耦合板面布局與糟糕的布局進行了對比。應始終嘗試著讓去耦合連接保持較短的距離，同時避免在去耦合路徑中出現通孔，原因是通孔會增加電感。大部分產品說明書都會給出去耦合電容器的推薦值。如果沒有給出，則可以使用 0.1uF。
4、PCB布板時去耦電容的擺放問題：去耦電容就近擺放(（寄生的回路電感小且去耦半徑?。?/strong>
電容的去耦半徑
電容去耦的一個重要問題是電容的去耦半徑。大多數資料中都會提到電容擺放要盡量靠近芯片，多數資料都是從減小回路電感的角度來談這個擺放距離問題。確實，減小電感是一個重要原因，但是還有一個重要的原因大多數資料都沒有提及，那就是電容去耦半徑問題。如果電容擺放離芯片過遠，超出了它的去耦半徑，電容將失去它的去耦的作用。
理解去耦半徑最好的辦法就是考察噪聲源和電容補償電流之間的相位關系。當芯片對電流的需求發生變化時，會在電源平面的一個很小的局部區域內產生電壓擾動，電容要補償這一電流（或電壓），就必須先感知到這個電壓擾動。信號在介質中傳播需要一定的時間，因此從發生局部電壓擾動到電容感知到這一擾動之間有一個時間延遲。同樣，電容的補償電流到達擾動區也需要一個延遲。因此必然造成噪聲源和電容補償電流之間的相位上的不一致。
特定的電容，對與它自諧振頻率相同的噪聲補償效果最好，我們以這個頻率來衡量這種相位關系。設自諧振頻率為f，對應波長為λ，補償電流表達式可寫為：
當擾動區到電容的距離達到λ/4時，補償電流的相位為π，和噪聲源相位剛好差180度，即完全反相。此時補償電流不再起作用，去耦作用失效，補償的能量無法及時送達。為了能有效傳遞補償能量，應使噪聲源和補償電流的相位差盡可能的小，最好是同相位的。距離越近，相位差越小，補償能量傳遞越多，如果距離為0，則補償能量百分之百傳遞到擾動區。這就要求噪聲源距離電容盡可能的近，要遠小于λ/4。實際應用中，這一距離最好控制在λ/40-λ/50之間，這是一個經驗數據。
例如：0.001uF陶瓷電容，如果安裝到電路板上后總的寄生電感為1.6nH，那么其安裝后的諧振頻率為125.8MHz，諧振周期為7.95ps。假設信號在電路板上的傳播速度為166ps/inch，則波長為47.9英寸。電容去耦半徑為47.9/50=0.958英寸，大約等于2.4厘米。
本例中的電容只能對它周圍2.4厘米范圍內的電源噪聲進行補償，即它的去耦半徑2.4厘米。不同的電容，諧振頻率不同，去耦半徑也不同。對于大電容，因為其諧振頻率很低，對應的波長非常長，因而去耦半徑很大，這也是為什么我們不太關注大電容在電路板上放置位置的原因。對于小電容，因去耦半徑很小，應盡可能的靠近需要去耦的芯片，這正是大多數資料上都會反復強調的，小電容要盡可能近的靠近芯片放置。
5、去耦電容的容值計算和布局布線
有源器件在開關時產生的高頻開關噪聲將沿著電源線傳播。去耦電容的主要功能就是提供一個局部的直流電源給有源器件，以減少開關噪聲在板上的傳播， 和將噪聲引導到地。
去耦電容的容值計算
去耦的初衷是：不論IC對電流波動的規定和要求如何都要使電壓限值維持在規定的允許誤差范圍之內。
使用表達式：C⊿U=I⊿t
由此可計算出一個IC所要求的去耦電容的電容量C。
注：⊿U是實際電源總線電壓所允許的降低，單位為V。I是以A（安培）為單位的最大要求電流；⊿t是這個要求所維持的時間。
某公司推薦的去耦電容容值計算方法：推薦使用遠大于1/m乘以等效開路電容的電容值。
此處m是在IC的電源插針上所允許的電源總線電壓變化的最大百分數，一般IC的數據手冊都會給出具體的參數值。
等效開路電容定義為：C=P/(f·U^2)
式中：
P——IC所耗散的總瓦數；U——IC的最大DC供電電壓；f——IC的時鐘頻率。
一旦決定了等效開關電容，再用遠大于1/m的值與它相乘來找出IC所要求的總去耦電容值。然后還要把結果再與連接到相同電源總線電源插針的總數相除，最后求得安裝在每個連接到電源總線的所有電源插針附近的電容值。
去耦電容選擇不同容值組合的原因：
在去耦電容的設計上，通常采用幾個不同容值（通常相差二到三個數量級，如0.1uF與10uF），基本的出發點是分散串聯諧振以獲得一個較寬頻率范圍內的較低阻抗。
電容諧振頻率的解釋：
由于焊盤和引腳的原因，每個電容都存在等效串聯電感（ESL），因此自身會形成一個串聯諧振電路，LC串聯諧振電路存在一個諧振頻率，隨著電力的頻率不同，電容的特性也隨之變化，在工作頻率低于諧振頻率時，電容總體呈容性，在工作頻率高于諧振頻率時，電容總體呈感性，此時去耦電容就失去了去耦的效果，如下圖所示。因此，要提高串聯諧振頻率，就要盡可能降低電容的等效串聯電感。
電容的容值選擇一般取決于電容的諧振頻率。
不同封裝的電容有不同的諧振頻率，下表列出了不同容值不同封裝的電容的諧振頻率：
需要注意的是數字電路的去耦，低的ESR值比諧振頻率更為重要，因為低的ESR值可以提供更低阻抗的到地通路，這樣當超過諧振頻率的電容呈現感性時仍能提供足夠的去耦能力。
降低去耦電容ESL的方法：
去耦電容的ESL是由于內部流動的電流引起的，使用多個去耦電容并聯的方式可以降低電容的ESL影響，而且將兩個去耦電容以相反走向放置在一起，從而使它們的內部電流引起的磁通量相互抵消，能進一步降低ESL。（此方法適用于任何數目的去耦電容，注意不要侵犯DELL公司的專利）
IC去耦電容的數目選擇
在設計原理圖的時候，經常遇到的問題是為芯片的電源引腳設計去耦電容，上面已經介紹了去耦電容的容值選擇，但是數目選擇怎么確定呢？理論上是每個電源引腳最好分配一個去耦電容，但是在實際情況中，卻經常看到去耦電容的數目要少于電源引腳數目的情況，如freescale提供的iMX233的PDK原理圖中，內存SDRAM有15個電源引腳，但是去耦電容的數目是10個。
去耦電容數目選擇依據：
在布局空間允許的情況下，最好做到一個電源引腳分配一個去耦電容，但是在空間不足的時候，可以適當削減電容的數目，具體情況應該根據芯片上電源引腳的具體分布決定，因為廠家在設計IC的時候，經常是幾個電源引腳在一起，這樣可以共用去耦電容，減少去耦電容的數目。
電容的安裝方法/電容的擺放
對于電容的安裝，首先要提到的就是安裝距離。容值最小的電容，有最高的諧振頻率，去耦半徑最小，因此放在最靠近芯片的位置。容值稍大些的可以距離稍遠，最外層放置容值最大的。但是，所有對該芯片去耦的電容都盡量靠近芯片。另外的一個原因是：如果去耦電容離IC電源引腳較遠，則布線阻抗將減小去耦電容的效力。
還有一點要注意，在放置時，最好均勻分布在芯片的四周，對每一個容值等級都要這樣。通常芯片在設計的時候就考慮到了電源和地引腳的排列位置，一般都是均勻分布在芯片的四個邊上的。因此，電壓擾動在芯片的四周都存在，去耦也必須對整個芯片所在區域均勻去耦。
電容的安裝
在安裝電容時，要從焊盤拉出一小段引出線，然后通過過孔和電源平面連接，接地端也是同樣。放置過孔的基本原則就是讓這一環路面積最小，進而使總的寄生電感最小。圖16顯示了幾種過孔放置方法。
第一種方法從焊盤引出很長的引出線然后連接過孔，這會引入很大的寄生電感，一定要避免這樣做，這時最糟糕的安裝方式。
第二種方法在焊盤的兩個端點緊鄰焊盤打孔，比第一種方法路面積小得多，寄生電感也較小，可以接受。
第三種在焊盤側面打孔，進一步減小了回路面積，寄生電感比第二種更小，是比較好的方法。
第四種在焊盤兩側都打孔，和第三種方法相比，相當于電容每一端都是通過過孔的并聯接入電源平面和地平面，比第三種寄生電感更小，只要空間允許，盡量用這種方法。
最后一種方法在焊盤上直接打孔，寄生電感最小，但是焊接是可能會出現問題，是否使用要看加工能力和方式。
推薦使用第三種和第四種方法。
需要強調一點：有些工程師為了節省空間，有時讓多個電容使用公共過孔。任何情況下都不要這樣做。最好想辦法優化電容組合的設計，減少電容數量。
由于印制線越寬，電感越小，從焊盤到過孔的引出線盡量加寬，如果可能，盡量和焊盤寬度相同。這樣即使是0402封裝的電容，你也可以使用20mil寬的引出線。引出線和過孔安裝如圖17所示，注意圖中的各種尺寸。
綜上所述，
在選擇去耦電容時，需要考慮的因素有電容的ESR、ESL值，諧振頻率，布局時要注意根據IC電源引腳的數目和周圍布局空間決定去耦電容數目，根據去耦半徑決定具體的布局位置。
另：
所有考慮的出發點都是為了降低電源地之間的感抗（滿足電源最大容抗的條件下），在有瞬時大電流流過電源系統時，不至于產生大的噪聲干擾芯片的電源地引腳。選用常見的有兩種方法計算所需的電容：
簡單方法：由輸出驅動的變化計算所需退耦電容的大?。?/div>
復雜方法：由電源系統所允許的最大的感抗計算退耦電容的大小。
我們假設一個模型，在一個Vcc＝3.3V的SRAM系統中，有36根輸出數據線，單根數據線的負載為Cload＝30pF（相當的大了），輸出驅動需要在Tr＝2ns（上升時間）內將負載從0V驅動到3.3V，該芯片資料里規定的電源電壓要求是3.3V＋0.3V/-0.165V。
可以看出在SRAM的輸出同時從0V上升到3.3V時，從電源系統抽取的電流最大，我們選擇此時計算所需的退耦電容量。我們采用第一種計算方法進行計算，單根數據線所需要的電流大小為：
I＝Cload×（dV/dt）＝30pF×（3V/2ns）=45mA;
36根數據線同時翻轉時的電流大小為Itot＝45mA×36＝1.62A。芯片允許的供電電壓降為0.165V，假設我們允許該芯片在電源線上因為SSN引入的噪聲為50mV，那么所需要的電容退耦電容為：
C＝I×（dt/dV）＝1.62A×（2ns/50mV）=64nF；
從標準容值表中選用兩個34nF的電容進行并聯以完成該值，正如上面提到的退耦電容的選擇在實際中并不是越大越好，因為越大的電容具有更大的封裝，而更大的封裝可能引入更大的ESL，ESL的存在會引起在IC引腳處的電壓抖動（Glitching），這個可以通過V＝L×（di/dt）公式來說明，常見貼片電容的L大約是1.5nH，那么V＝1.5nH×（1.62A/2ns）=1.2V，考慮整個Bypass回路的等效電感之后，實際電路中glitch會小于該值。通過前人做的一些仿真的和經驗的數據來看，退耦電容上的Glitch與同時驅動的總線數量有很大關系。
因為ESL在高頻時覺得了電源線上的電流提供能力，我們采用第二種方法再次計算所需的退耦電容量。這中方法是從Board Level考慮單板，即從Bypass Loop的總的感抗角度進行電容的計算和選擇，因此更具有現實意義，當然需要考慮的因素也就越多，實際問題的解決總是這樣，需要一些折中，需要一點妥協。
同樣使用上面的假設，電源系統的總的感抗最大：
Xmax＝（dV/dI）＝0.05/1.62=31m歐；
在此，需要說明我們引入的去耦電容是為了去除比電源的去耦電容沒有濾除的更高頻率的噪聲，例如在電路板級參數中串聯電感約為Lserial＝5nH，那么電源的退耦頻率：
Fbypass＝Xmax/(2pi×Lserial)＝982KHz，這就是電源本身的濾波頻率，當頻率高于此頻率時，電源電路的退耦電路不起作用，需要引入芯片的退耦電容進行濾波。另外引入另外一個參數——轉折點頻率Fknee，該頻率決定了數字電路中主要的能量分布，高于該頻率的分量認為對數字電路的上升沿和下降沿變化沒有貢獻。在High-Speed Digital Design:A Hand Book of Black Magic這本書的第一章就詳細的討論了該問題，在此不進行詳細說明。只是引入其中推倒的公式：
Fknee＝（1/2×Tr）＝250MHz，其中Tr＝2ns；
可見Fknee遠遠大于Fbypass，5nH的串聯電感肯定是不行了。那么計算：
Ltot＝Xmax/(2pi×Fknee)＝(Xmax×Tr/pi)=19.7pH;
如前面提到的常見的貼片電容的串聯電感在1.5nH左右，所需要的電容個數是：
N＝（Lserial/Ltot）=76個，另外當頻率降到Fbypass的時候，也應該滿足板級容抗需要即：
Carray=(1/（2pi×Fbypass×Xmax）)＝5.23uF；
Celement=Carray/N=69nF;
如果單板上還有其他器件同時動作，那么需要更多的電容呢!如果布不下，只能選擇其他具有更小電感值的電容了。
電容選擇上都采用的MLCC的電容進行退耦，常見的MLCC的電容因為介質的不同可以進行不同的分類，可以分成NPO的第一類介質，X7R和Z5V等的第二、三類介質。EIA對第二、三類介質使用三個字母，按照電容值和溫度之間關系詳細分類為：
第一個數字表示下限類別溫度：
X：－55度；Y：－30度；Z：＋10度
第二個數字表示上限溫度：
4：＋65度；5：＋85度；6：105度；7：125度；8：150度；
第三個數字表示25度容量誤差：
P：＋10％/-10％；R：＋15％/-15％；S：＋22％/-22％；
T：＋22％/-33％；U：＋22％/-56％；V：＋22％/-82％
例如我們常見的Z5V，表示工作溫度是10度～85度，標稱容量偏差＋22％/-82％，就這玩意兒我們還大用特用啊。
介質性能好的電容容量做不大，容量大的介質常量不好，生活啊，你怎么總是這么矛盾?。∮绕渲匾囊稽c是MLCC電容提供的電容值都是指靜電容量，表示電容在很低的電壓下測試得到的電容量，當電容的兩端的直流電壓在不超過電容耐壓下加大時電容量將急劇下降，例如在某耐壓16V 的MLCC電容的測試數據中有：
0V－－>100%，8V——>86%，12V——>68%，16V——55％。
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